ＨＤＬによる回路設計手法（ＶＨＤＬ編）
各種ディジタル回路設計のステップアップに！

コース名
カリキュラム
ＨＤＬによる回路設計手法（ＶＨＤＬ編）
カリキュラム欄を参照
訓練内容 ＦＰＧＡのハードウェア概要やＨＤＬ記述のルール、開発環境等を理解し、システム開発の効率化に必要な設計手法を実践的に習得します。
定員 10人
受講料 17,000円
持参品  
講師 ポリテクセンター関東　講師
対象者 基本的なディジタル回路がわかる方、回路の集積化をめざす方
備考  
コース No. 日程 時間 申込状況 備考
E1111 7/15（火）〜17（木） 9：15〜16：00 受付を終了しました  
E1112 10/7（火）〜9（木） 9：15〜16：00 受付を終了しました  


カリキュラムの概要
教科の細目
内容
１．ＨＤＬ（ハードウェア記述言語）による開発 （１）ハードウェア概要
  • 　イ．ＦＰＧＡの特徴
  • 　ロ．ＦＰＧＡの構造
（２）開発フロー
  • 　イ．論理合成
  • 　ロ．配置配線
（３）ＨＤＬ記述のルール
  • 　イ．ＨＤＬ概要
  • 　ロ．ＨＤＬ構文
（４）組合せ回路実装実習
  • 　イ．セレクタ
  • 　ロ．マルチプレクサ
  • 　ハ．エンコーダ、デコーダ
  • 　ニ．演算回路
（５）順序回路実装実習
  • 　イ．フリップフロップ
  • 　ロ．レジスタ
  • 　ハ．カウンタ
  • 　ニ．ステートマシン
（６）シミュレーション実習
２．設計のポイント （１）階層設計
（２）同期設計
（３）ステートマシン設計
３．総合実習 （１）詳細設計
（２）ＨＤＬ記述
（３）動作確認とデバッグ
使用機器等 開発用ターゲットボード 、＜ソフト＞統合開発環境（Ｘｉｌｉｎｘ社製ＩＳＥ）